<module area="" description="Div" issues="" name="Div" purpose="Div two integers" speed="" title="Div" tool="ISE 13.1" version="1.0" typesignature="integer integer">

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    <offered alias="Div" name="__div__">
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         <map actual="A" formal="A"/>
         <map actual="B" formal="B"/>
         <map actual="R" formal="R"/>
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  </services>
  
  <parameter default="64" name="DataWidth" type="numeric"/>
  
  <input name="Clk" size="1" type="logic"/>
  <input name="Rst" size="1" type="logic"/>
  
  <input name="A" size="DataWidth" type="logic"/>
  <input name="B" size="DataWidth" type="logic"/>
  <output name="R" size="DataWidth" type="logic"/>
  
  <features>
    <design Latency="1" DataIntroductionInterval="1"/>
    <fpga id="XC7VX485T">
	<resources lut="64" register="0" ram="0"/>
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    </fpga>
    <fpga id="XC6VLX240T">
	<resources lut="64" register="0" ram="0"/>
	<clock MaxFreq="100"/>
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    <fpga id="XC6SLX150">
	<resources lut="64" register="0" ram="0"/>
	<clock MaxFreq="100"/>
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    <fpga id="XC5VSX50T">
	<resources lut="64" register="0" ram="0"/>
	<clock MaxFreq="200"/>
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  </features>
  
  <services>
    <required name="reset" type="orthogonal" version="1.0">
      <map actual="Rst" formal="reset"/>
<!--      <map actual="0" formal="delay"/>-->
    </required>
    <required name="clock" type="orthogonal" version="1.0">
      <map actual="Clk" formal="clock"/>
<!--      <map actual="50" formal="freq"/>-->
    </required>
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    <rtl path="./src/Div.vhd"/>
  </core>
</module>
