<module area="" description="" issues="" name="NetworkAdapter" purpose="" speed="" title="" tool="" version="">
  <services>
    <offered alias="NetworkAdapter" name="NetworkAdapter">
      <map actual="FlitWidth" formal="FlitWidth"/>
      <map actual="InputData" formal="InputData"/>
      <map actual="InputDataValid" formal="InputDataValid"/>
      <map actual="OutputData" formal="OutputData"/>
      <map actual="OutputFifoEmpty" formal="OutputFifoEmpty"/>
      <map actual="OutputRead" formal="OutputRead"/>
      <map actual="Transmitted" formal="Transmitted"/>
      <map actual="ReadHeaderFifo" formal="ReadHeaderFifo"/>
      <map actual="Tx" formal="Tx"/>
      <map actual="DataOut" formal="DataOut"/>
      <map actual="AckRx" formal="AckRx"/>
      <map actual="DataIn" formal="DataIn"/>
      <map actual="Rx" formal="Rx"/>
      <map actual="AckTx" formal="AckTx"/>
<!--      <map actual="HeaderReceived" formal="HeaderReceived"/>-->
      <map actual="HeaderValid" formal="HeaderValid"/>
<!--      <map actual="PayloadReceived" formal="PayloadReceived"/>-->
      <map actual="PayloadValid" formal="PayloadValid"/>
      <map actual="HeaderTransmitted" formal="HeaderTransmitted"/>
      <map actual="PayloadTransmitted" formal="PayloadTransmitted"/>
      <map actual="SendBack" formal="SendBack"/>
      <map actual="TerminalBusy" formal="TerminalBusy"/>
    </offered>
  </services>
  
  <parameter default="16" name="FlitWidth" size="1" type="numeric"/>
  
  <input default="" name="Rst" size="1" type="logic"/>
  <input default="" name="Clk" size="1" type="logic"/>
  
  <output default="" name="InputData" size="FlitWidth" type="logic"/>

<!--  <output default="" name="HeaderReceived" size="FlitWidth" type="logic"/>-->
  <output default="" name="HeaderValid" size="1" type="logic"/>
  
<!--  <output default="" name="PayloadReceived" size="FlitWidth" type="logic"/>-->
  <output default="" name="PayloadValid" size="1" type="logic"/>
  <output default="" name="InputDataValid" size="1" type="logic"/>
  
  <input default="" name="OutputData" size="FlitWidth" type="logic"/>
  <input default="" name="OutputFifoEmpty" size="1" type="logic"/>
  <output default="" name="OutputRead" size="1" type="logic"/>
  <output default="" name="Transmitted" size="1" type="logic"/>
  
  <output default="" name="ReadHeaderFifo" size="1" type="logic"/>
  <input default="" name="HeaderTransmitted" size="FlitWidth" type="logic"/>
  <input default="" name="PayloadTransmitted" size="FlitWidth" type="logic"/>
  
  <input default="" name="SendBack" size="1" type="logic"/>
  <input default="" name="TerminalBusy" size="1" type="logic"/>
  
  
  <input default="" name="DataOut" size="FlitWidth" type="logic"/>
  <input default="" name="Tx" size="1" type="logic"/>
  <output default="" name="AckTx" size="1" type="logic"/>
  
  <output default="" name="DataIn" size="FlitWidth" type="logic"/>
  <output default="" name="Rx" size="1" type="logic"/>
  <input default="" name="AckRx" size="1" type="logic"/>
  
  
  
  <features>
    <design Latency="1" DataIntroductionInterval="1"/>
    <fpga id="XC7VX485T">
	<resources lut="123" register="41" ram="0"/>
	<clock MaxFreq="100"/>
    </fpga>
    <fpga id="XC6VLX240T">
	<resources lut="123" register="41" ram="0"/>
	<clock MaxFreq="100"/>
    </fpga>
    <fpga id="XC6SLX150">
	<resources lut="123" register="41" ram="0"/>
	<clock MaxFreq="100"/>
    </fpga>
    <fpga id="XC5VSX50T">
	<resources lut="123" register="41" ram="0"/>
	<clock MaxFreq="100"/>
    </fpga>
  </features>
  
  <services>
    <required name="clock" type="orthogonal" version="1.0" alias="NetworkAdapterClk">
      <map formal="clock" actual="Clk"/>
<!--      <map formal="freq" actual="50"/>-->
    </required> 	
    <required name="reset" type="orthogonal" version="1.0" alias="NetworkAdapterRst">
      <map formal="reset" actual="Rst"/>
<!--      <map formal="delay" actual="0"/>-->
    </required> 
    <required name="FifoToHandShake" type="simple" version="1.0" alias="FifoToHandShake"/>
  </services>
  
  <core>
    <rtl path="../FifoToHandShake/FifoToHandShake.vhd"/>
    <rtl path="./NetworkAdapter.vhd"/>
<!--    <rtl path="./FifoToHandShake/FifoToHandShake.vhd"/>-->
  </core>
</module>
