<module area="" description="RegionMean" issues="" name="RegionMean2" purpose="RegionMean" speed="" title="RegionMean" tool="ISE 13.1" version="1.0" typesignature="integer integer">

  <services>
    <offered alias="RegionMean" name="RegionMean">
         <map actual="Start" formal="Start"/>
         <map actual="NbElement" formal="NbElement"/>
         <map actual="DataRead" formal="DataRead"/>
         <map actual="DataList" formal="DataList"/>
         <map actual="RegionMean" formal="RegionMean"/>
         <map actual="DataWidth" formal="DataWidth"/>
    </offered>
  </services>
  
  <parameter name="DataWidth" default="16" type="numeric"/>
  
  <input name="Clk" size="1" type="logic"/>
  <input name="Rst" size="1" type="logic"/>
  
  <input name="Start" size="1" type="logic"/>
  <input name="DataRead" size="1" type="logic"/>
  
  <input  name="DataList"   size="DataWidth" type="logic"/>
  <input  name="NbElement"  size="DataWidth" type="logic"/>
  <output name="RegionMean" size="DataWidth" type="logic"/>
  
  <features>
    <design Latency="12" DataIntroductionInterval="9"/>
    <fpga id="XC7VX485T">
	<resources lut="16" register="0" ram="0"/>
	<clock MaxFreq="100"/>
    </fpga>
    <fpga id="XC6VLX240T">
	<resources lut="16" register="0" ram="0"/>
	<clock MaxFreq="100"/>
    </fpga>
    <fpga id="XC6SLX150">
	<resources lut="16" register="0" ram="0"/>
	<clock MaxFreq="100"/>
    </fpga>
    <fpga id="XC5VSX50T">
	<resources lut="16" register="0" ram="0"/>
	<clock MaxFreq="200"/>
    </fpga>
  </features>
  
  <services>
    <required name="reset" type="orthogonal" version="1.0">
      <map actual="Rst" formal="reset"/>
<!--      <map actual="0" formal="delay"/>-->
    </required>
    <required name="clock" type="orthogonal" version="1.0">
      <map actual="Clk" formal="clock"/>
<!--      <map actual="50" formal="freq"/>-->
    </required>
  </services>
  
  <core>
    <rtl path="./src/RegionMean.vhd"/>
  </core>
</module>
