Metadata-Version: 2.1
Name: gen_tb
Version: 1.0
Summary: generate verilog module testbench
Home-page: https://gitee.com/Aisha-2021/gen_tb/
Author: JinSha
Author-email: jinsha2022@foxmail.com
Classifier: Programming Language :: Python :: 3.12
Classifier: License :: OSI Approved :: MIT License
Classifier: Operating System :: OS Independent
Description-Content-Type: text/markdown
License-File: LICENSE

# gen_tb

#### 介绍

自动生成verilog module testbench 模板的工具

#### 安装教程

无需安装

#### windows下使用说明

1. 直接使用gen_tb.exe

将.v文件和gen_tb.exe放在同一路径，双击gen_tb.exe，根据提示输入文件名，回车即可。

当一个.v文件中含有多个module时只会例化第一个。

2. 使用命令

![输入图片说明](pic5198e6657bf26f9bed085f2c05df5b1.png)

3. 使用脚本

![输入图片说明](pic8099af6e5ca2fa537f02386357e489f.png)

**请注意使用对应的解释器版本：** 

 **gen_tb.cp311-win_amd64.pyd 对应的python版本为3.11** 

 **gen_tb.cp312-win_amd64.pyd 对应的python版本为3.12** 

#### linux下使用说明

下次更新

#### 其他说明

若发现bug可联系我修复。


